SDRAM 工作原理
存储单元原理
1T1C 基础存储单元
SDRAM 的最小存储单元由一个晶体管（MOSFET）和一个电容组成，称为 1T1C 结构：
- 电容：存储电荷，有电荷 = 逻辑 1，无电荷 = 逻辑 0
- 晶体管：充当开关，控制电容与位线（Bit Line）的连接
写入过程：
- 字线（Word Line）拉高，晶体管导通
- 位线上施加目标电压（高/低电平）
- 电容被充电或放电，数据写入
- 字线拉低，晶体管截止，电容与外界隔离
读取过程：
- 位线预充电到 VDD/2
- 字线拉高，晶体管导通
- 电容与位线共享电荷，位线电压产生微小偏移
- 灵敏放大器（Sense Amplifier）检测并放大偏移到满摆幅
- 读取是破坏性的——灵敏放大器在放大信号的同时回写数据到电容
电容存在漏电流，存储的电荷会在几十毫秒内泄漏殆尽，因此必须周期性刷新。
图片缺失: sdram_2.png
存储阵列
存储单元排列成行列矩阵。以 3x3x1bit 为例：
- 字线（WL）：控制一整行，选中时同行所有单元全部打开
- 位线（BL）：每列共享一条，传输数据至灵敏放大器
- 灵敏放大器（SA）：每列一个，锁存整行数据（懒得画了）
行激活（Row Active）：选中一条字线 → 该行所有存储单元的晶体管导通 → 各列电容与对应位线共享电荷 → SA 锁存整行数据。此时整行数据暂存在 SA 中，后续列选择只需从 SA 中直接读取
图片缺失: sdram_3.png
灵敏放大器原理
CMOS反相器
静态CMOS反相器具有以下重要特性：
- 输出高电平为VDD，输出低电平为GND
- 属于无比逻辑1，功能不受晶体管相对尺寸影响
- 具有低输出阻抗，输入电阻极高
- 理论上具有无穷大扇出，单个反相器可以驱动无穷多个门，增加扇出2会增加传播延时，动态特性会变差，但不影响稳态特性
- 在稳态工作情况下，电源线和地线之间没有直接通路，没有电流存在，理论上没有静态功耗 ![[sa.dio.png|367]]
- PMOS用于导通VDD，NMOS用于导通GND 灵敏放大器就是两个反相器互相耦合
L-Bank 逻辑存储块
每个 Bank 是一个独立的存储阵列（含自身的行/列译码器、SA、I/O 门控） 典型 SDRAM 有 4 个 Bank
多 Bank 的意义——隐藏预充电延迟：
- 单 Bank：读完一行 → 预充电（tRP 约 2~3 个时钟周期）→ 激活另一行 → 等待 tRCD → 才能读写。预充电期间总线空闲
- 多 Bank：Bank A 读数据的同时，Bank B 正在预充电；Bank A 预充电时，Bank C 已经可以开始读——流水线化，消除空闲
这项技术称为 Bank Interleaving（Bank 交错），是 SDRAM 实现高带宽的核心机制