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人本过客无来处，休说故里在何方。随遇而安无不可，人间到处有花香。

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FPGA 数字设计

接口协议

1-wire

i2c

i2c

I2C 概览

~1 分钟阅读

I2C 概览

i2c

I2C 协议层

~2 分钟阅读

时序 { signal: [ { name: "SCL", wave: "n............" }, { name: "SDA", wave: "101100100101." }, ...

i2c

I2C 实现

~6 分钟阅读

主机控制的Verilog实现 采用两级状态机架构，用于实现 I2C 总线协议的单字节读写、启动和停止操作 ```verilog module i2c_master #( parameter SYS_FREQ = 50_000_000...

sccb

SCCB 协议

~1 分钟阅读

SCCB与I2C区别

spi

spi

SPI 概览

~1 分钟阅读

介绍

spi

SPI 协议层

~1 分钟阅读

SPI 协议层详解

uart

uart

UART 概览

~1 分钟阅读

UART 接口协议

硬件设计

async fifo

async_fifo

Asynchronous FIFO

~2 分钟阅读

设计结构 数据通路 flowchart LR     subgraph W["写侧 (wclk 域)"]         WRQ["wrreq"] --> WR["async_fifo_wr<br/>写指针 + 满判...

sdram

sdram

SDRAM 概览

~1 分钟阅读

FPGA上的存储资源

芯片手册

sensor

sensor

OV5640

~1 分钟阅读

📝 本文正在编写中…

sdram

杂项

misc

RAM分类

~1 分钟阅读

分类 单口RAM：只有一个窗口，寄件和取件都得排同一个队，不能同时进行。 真双口RAM： 两个独立窗口，每个窗口都能寄件也能取件，两边可同时干活互不干扰。 伪双口RAM：两个专用窗口，一个窗口只能寄件（只写），另一个窗口...

pll

PLL

~1 分钟阅读

PLL 的作用： 分频 倍频 相位调整 占空比调节 稳定时钟抖动

misc

跨时钟域同步

~1 分钟阅读

在FPGA设计中，跨时钟域处理是确保系统稳定性的关键。核心挑战在于亚稳态：当一个信号被与它不同步的时钟采样时，触发器的输出可能在一段时间内处于不确定状态。正确处理的核心原则是：单bit信号通常采用同步器，而多bit信号则必须采用更复杂...

misc

亚稳态

~1 分钟阅读

亚稳态 产生原因： 未满足触发器的建立时间和保持时间，在采样信号的边沿时，信号仍在变化，并且会级联传播，危害整个电路 如何避免： 降低系统时钟频率 用反...

project

c4mb ov5640 edge