本项目基于 awc_c4mb_v11 开发板，使用 OV5640 图像传感器捕获图像并通过RGB转灰度、高斯滤波、索贝尔算子等算法提取图像边缘，并通过VGA接口显示到屏幕

硬件资源

• FPGA: EP4CE6F17C8
• SDRAM: H57V2562GTR-75C
• Camera: OV5640

项目结构

• 单口RAM：只有一个窗口，寄件和取件都得排同一个队，不能同时进行。
• 真双口RAM： 两个独立窗口，每个窗口都能寄件也能取件，两边可同时干活互不干扰。
• 伪双口RAM：两个专用窗口，一个窗口只能寄件（只写），另一个窗口只能取件（只读），分工明确。

硬件结构

|类型|端口A|端口B|读写并发能力| |—|—|—|—| |单口RAM|1套地址线 + 1套数据线（输入输出复用）|无|不能同时读写。必须在同一时钟下分时操作| |真双口RAM（True Dual Port）|1套地址线 + 1套独立读数据线 + 1套独立写数据线（可同时读写）|1套地址线 + 1套独立读数据线 + 1套独立写数据线（可同时读写）|可以。A端口和B端口各自独立进行读或写（甚至同时写不同地址）| |伪双口RAM（Simple Dual Port）|专用写端口：地址线 + 写数据线 + 写使能|专用读端口：地址线 + 读数据线 + 读使能|可以。写端口持续写入，读端口持续读出，两边的时钟和地址完全独立（但读只能读，写只能写）|

注意：这里的“真/伪”是Xilinx（AMD）和Intel（Altera）官方IP核的常用术语。面试时提到“Simple Dual-Port RAM”即指伪双口。

• 分频
• 倍频
• 相位调整
• 占空比调节
• 稳定时钟抖动

Xilinx的MMCM： MMCM是一个PLL加上DCM的一部分进行精细的相移（相位动态调整功能）

PLL 的原理

I2C（Inter-Integrated Circuit，集成电路间总线）由 Philips 公司于 1982 年推出，是一种两线制、同步、半双工的串行总线协议，用于连接同一块电路板上的多个低速外设。

为什么需要 I2C

• 引脚极少：无论挂多少个设备，都只占 2 根线（SDA 数据 + SCL 时钟），对引脚紧张的 MCU/FPGA 非常友好；
• 总线共享：多个设备挂在同一条总线上，通过器件地址寻址，不需要为每个外设单独接线；
• 多主多从：支持多个主机，配合仲裁机制可安全共存。

基本特点

1. 两线制：SDA（串行数据线）+ SCL（串行时钟线）
2. 同步通信：时钟由主机产生，数据与时钟同步
3. 半双工：数据在同一根线上双向传输，同一时刻只能一个方向
4. 寻址机制：每个设备有独立的器件地址（7 位或 10 位）
5. 开漏 + 上拉：总线电平靠上拉电阻提供，天然支持”线与”与多主机仲裁
6. 带应答（ACK）：每传输一个字节，接收方回一个 ACK 位，传输可靠性比 SPI 高

传输速率

总线拓扑

graph LR
  VCC[VCC]
  M[主机 Master]
  S1[从机1 EEPROM]
  S2[从机2 温度传感器]
  S3[从机3 摄像头]
  Rp1[上拉电阻 Rp]
  Rp2[上拉电阻 Rp]

  VCC --- Rp1 --- SDA[SDA 总线]
  VCC --- Rp2 --- SCL[SCL 总线]
  M --- SDA
  M --- SCL
  S1 --- SDA
  S1 --- SCL
  S2 --- SDA
  S2 --- SCL
  S3 --- SDA
  S3 --- SCL

📌 待补图：I2C 总线硬件连接原理图（多从机 + 上拉电阻选值）

• 上拉电阻：所有设备空闲时输出高阻，总线靠 Rp 拉高；Rp 取值需在速率与总线电容（<400pF）之间权衡，常用 4.7kΩ（100k）~ 1kΩ（400k）；
• 总线电容：挂载设备越多、走线越长，总线电容越大，上升沿越缓，最高速率越低。

三协议对比（UART / SPI / I2C）

系列导读

• 物理层：电气特性（开漏、上拉、线与）→ I2C 物理层
• 协议层：起始/停止、字节传输、读写时序 → I2C 协议层
• 实现：Verilog 主机控制器 → I2C 实现

SPI 的物理层很简单：4 根单向信号线 + 推挽驱动。相比 I2C 的开漏结构，SPI 的电气特性决定了它能跑出远高于 I2C 的速率。

引脚电气特性

• 推挽输出：每个引脚由一个设备独占驱动，高低电平都是强驱动，边沿陡峭 → 速率可以很高（几十 MHz）；
• 对比 I2C 的开漏 + 上拉：不需要上拉电阻，也没有”线与”和仲裁，代价是不支持多主机；
• 电平通常是标准 TTL/CMOS（3.3V 或 5V），驱动能力与器件有关；
• 单向线：MOSI 只发、MISO 只收，数据流向固定，所以同一时刻可以”一进一出”（全双工）。

片选信号 CS

• SPI 没有地址概念，主机用 CS 片选选中目标从机：拉低 CS → 该从机参与传输，拉高 → 从机忽略总线；
• 一个从机占一根 CS 线，n 个从机共需 3 + n 根线；
• 空闲时所有从机的 CS 都保持高电平。

一主多从拓扑

graph TB
  M[主机 Master]
  S1[从机 1]
  S2[从机 2]
  S3[从机 3]

  M -- SCK --> S1
  M -- SCK --> S2
  M -- SCK --> S3
  M -- MOSI --> S1
  M -- MOSI --> S2
  M -- MOSI --> S3
  S1 -- MISO --> M
  S2 -- MISO --> M
  S3 -- MISO --> M
  M -- "CS0" --> S1
  M -- "CS1" --> S2
  M -- "CS2" --> S3

• SCK / MOSI / MISO 三根线所有从机共享，靠 CS 区分当前与主机通信的从机；
• 未被选中的从机必须把 MISO 置为高阻，否则多个从机同时驱动 MISO 会短路——这是从机硬件必须遵守的规则；
• MISO 共享线没有上拉（推挽结构），空闲时电平不确定，仅在 CS 有效的传输期间有意义。

📌 待补图：FPGA 与 Flash/ADC 的 SPI 硬件连接原理图

菊花链（Daisy Chain）拓扑

对引脚特别紧张的场景，可以让多个从机串成一链：

graph LR
  M[主机] -- MOSI --> S1[从机1] -- MOSI --> S2[从机2] -- MOSI --> S3[从机3]
  S3 -- MISO --> M
  M -- SCK/CS --> S1
  M -- SCK/CS --> S2
  M -- SCK/CS --> S3

• 所有从机共享一个 CS 和 SCK，数据像移位寄存器一样逐级穿过每个从机；
• 缺点：任一级故障整条链失效，且传输 n 个设备需要 n 倍时间。

📌 待补图：SPI 菊花链连接原理图

速率与距离

• SPI 没有协议规定的速率上限，实际取决于器件和布线；
• 板内走线可达数十 MHz；距离越远速率越低，跨板连接时 SCK 边沿劣化是主要瓶颈；
• 主从器件在 PCB 上应尽量靠近（见 SPI 概览 的附注）。

一次完整传输的流程

1. 主机拉低目标从机的 CS，选中该从机；
2. 主机在 SCK 上产生时钟，同时从 MOSI 移出数据、从 MISO 移入数据——每个时钟周期交换 1 bit，发送与接收同时进行（全双工）；
3. 传完约定的位数后，主机拉高 CS，结束本次传输。

SPI 没有固定的帧格式：数据位数（通常 8 bit，也可 16/24/32）由器件手册约定，没有起始位/停止位/应答位——这是它与 UART、I2C 协议层最大的区别。

时钟极性与时钟相位

• 时钟极性（CPOL）：决定 SCK 空闲时的电平。CPOL=0 空闲低，CPOL=1 空闲高；
• 时钟相位（CPHA）：决定数据在第1个跳变沿采样（CPHA=0）还是第2个跳变沿采样（CPHA=1）。

SPI 传输模式

CPOL 与 CPHA 组合出 4 种模式：

记忆规律：采样沿与数据变化沿永远相反。CPOL 决定空闲电平，CPHA=0 用第一个沿采样，CPHA=1 用第二个沿采样。

数据传输时序

模式 0（CPOL=0, CPHA=0，最常用）

空闲 SCK 为低；CS 拉低后，SCK 上升沿采样、下降沿换数据，先发 MSB：

{
  signal: [
    { name: "CS",   wave: "10........1" },
    { name: "SCK",  wave: "0pppppppp." },
    { name: "MOSI", wave: "x33333333x", data: "D7 D6 D5 D4 D3 D2 D1 D0" },
    { name: "MISO", wave: "x33333333x", data: "D7 D6 D5 D4 D3 D2 D1 D0" }
  ]
}

• MOSI 与 MISO 同时传输：主机每发出 1 bit，也收到从机 1 bit；
• 数据在下降沿变化、上升沿稳定，接收方在上升沿采样最稳。

模式 3（CPOL=1, CPHA=1）

空闲 SCK 为高；CS 拉低后，SCK 上升沿采样、下降沿换数据（与模式 0 采样沿相同，只是空闲电平相反）：

{
  signal: [
    { name: "CS",   wave: "10........1" },
    { name: "SCK",  wave: "1nnnnnnnn." },
    { name: "MOSI", wave: "x33333333x", data: "D7 D6 D5 D4 D3 D2 D1 D0" },
    { name: "MISO", wave: "x33333333x", data: "D7 D6 D5 D4 D3 D2 D1 D0" }
  ]
}

数据有效性总结

• 发送方（主机/从机各自）：在数据变化沿更新 MOSI/MISO；
• 接收方：在采样沿锁存数据；
• 只要主机与从机约定同一模式（CPOL/CPHA 一致），两边自然对齐。主机与从机模式不一致时，数据会在错误的边沿被采样——表现为读到移位半个周期的数据或全错。

📌 待补图：模式 1、模式 2 的时序图

UART 只定义了时序协议，没有规定电气标准——”UART 电平”由物理层的具体收发器决定。同样一帧数据，在不同电平标准下以不同电压表示逻辑 0/1。

电平标准

注意：RS-232 的逻辑电平是反的——正电压表示逻辑 0，负电压表示逻辑 1。FPGA/MCU 的 TTL 引脚不能直接连 RS-232 设备，中间必须经过 MAX3232 之类的电平转换芯片。

波特率（Baud Rate）

• 定义：每秒传输的码元（bit）数，单位 bit/s；
• UART 是二进制调制，波特率 = 比特率；
• 收发双方必须约定完全相同的波特率，否则采样点逐位漂移，数据错乱；
• 常用值：9600、19200、38400、57600、115200（最常用）、230400、460800、921600；
• FPGA 实现时由系统时钟分频产生，波特率不是时钟频率的整数倍时会有误差（见协议层”16 倍过采样”一节）。

连接拓扑：点对点

UART 是点对点协议，一对设备之间交叉连接：

graph LR
  A["设备 A<br/>TX  RX"]
  B["设备 B<br/>TX  RX"]
  A -- "TX ──> RX" --> B
  B -- "TX ──> RX" --> A
  A --- GND[GND 共地]
  B --- GND

• TX 接对方 RX（交叉），GND 必须共地——没有共地就没有参考电平；
• 没有寻址、没有总线仲裁，只能一对一。

📌 待补图：USB 转串口模块（CH340/CP2102）与 FPGA 开发板连接原理图

与 FPGA 的连接

FPGA 引脚直接输出 TTL 电平的 UART 信号：

• FPGA → 模块：TX 引脚直连（电平匹配时）；
• FPGA ↔ PC：经 USB 转串口芯片（CH340、CP2102、FT232），芯片内部完成 USB ↔ TTL 转换；
• 电平不匹配时（如 5V 模块配 3.3V FPGA）：需电平转换电路，注意 FPGA 引脚耐压。

传输距离与速率限制

• TTL 电平抗干扰弱，线缆过长时边沿劣化，一般控制在 1 米以内；
• 距离远（>1m）或环境嘈杂时应改用 RS-232 / RS-485 收发器，协议帧完全不变，只换物理层。

UART 是异步协议：没有时钟线，收发双方各自用本地时钟按约定波特率对数据采样。协议层解决的核心问题就是：在没有时钟的情况下，接收方如何知道”数据从哪里开始、到哪里结束”。

帧格式

UART 把数据打包成帧（Frame）传输，一帧的结构：

空闲 ── 起始位 ── 数据位(LSB→MSB) ── 校验位(可选) ── 停止位 ── 空闲

一帧 8N1 数据（0x55，LSB first）

0x55 = 0101_0101，LSB first 发送序列即 1 0 1 0 1 0 1 0，与起始位/停止位拼起来波形规律、便于示波器观察：

{
  signal: [
    { name: "TX", wave: "10333333331", data: "start d0=1 d1=0 d2=1 d3=0 d4=1 d5=0 d6=1 d7=0 stop" }
  ]
}

空闲态与起始位检测

• 空闲态：总线保持高电平（逻辑 1）；
• 起始位：发送方拉低总线 1 bit 时间，接收方检测到这个下降沿即认为一帧开始；
• 接收方从起始位的下降沿起，延迟 0.5 bit 时间采样一次确认是起始位，之后每隔 1 bit 时间采样数据位——即”中点采样”，抗抖动能力最好。

校验位

校验位是发送方对数据位的简单检错：

接收方按同样规则计算，若不一致说明传输出错（UART 没有重传机制，是否处理由上层决定）。

常见帧格式写法

帧格式通常用 数据位-校验-停止位 简写：

• 8N1：8 数据位、无校验、1 停止位（最常用，PC 串口默认）
• 8E1：8 数据位、偶校验、1 停止位
• 8O1：8 数据位、奇校验、1 停止位

接收方采样原理

接收方本地时钟与发送方不可能完全同频，为减小累计误差，接收逻辑一般以波特率的 16 倍过采样：

• 检测到起始位下降沿后，计数 8 个采样周期（即 0.5 bit）到达数据位中点；
• 此后每 16 个采样周期采一个数据位，始终落在每一位的正中；
• 双方波特率误差通常在 ±3% 以内可稳定通信（一位的中点偏移不会跨出该位）。

📌 待补图：UART 接收方 16 倍过采样示意图

单bit信号跨时钟域处理

单bit信号处理相对简单，但需根据信号类型（电平/脉冲）和时钟频率关系选择不同方法。

• 电平信号（如使能、复位）：最常用 “两级触发器同步器” (2-FF Synchronizer)。通过两个级联的触发器将信号同步到目标时钟域。其Verilog实现如下：

  reg sync_ff1, sync_ff2;
  always @(posedge dst_clk) begin
      sync_ff1 <= async_sig; // 第一级，可能产生亚稳态
      sync_ff2 <= sync_ff1; // 第二级，输出稳定值
  end
  assign synced_sig = sync_ff2;
  

  为确保可靠性，需注意：

  • 时序约束：在Xilinx Vivado中，应给同步寄存器添加 (* ASYNC_REG = "TRUE" *) 属性，或使用 xpm_cdc_single 原语，强制工具将它们放入同一个SLICE，以减小布线延迟。
  • 同步级数：两级足以将亚稳态MTBF（平均无故障时间）降至极低。在极端环境（如太空）中，可考虑使用三级。
• 脉冲信号：处理单周期脉冲需额外注意，否则可能因脉冲宽度太窄而被目标时钟域漏采。
  • 快时钟域 → 慢时钟域：常用 “脉冲展宽法” 。先在快时钟域将脉冲展宽（如用计数器），使其宽度大于一个慢时钟周期，再送入两级同步器。同步后，在慢时钟域恢复边沿。
  • 任意频率关系：可使用 “Toggle同步器” 。在源时钟域，每个脉冲使一个信号翻转（Toggle）；目标时钟域用两级同步器同步此翻转信号，并通过边沿检测恢复脉冲。这种方法可靠，但需注意脉冲间隔需足够长。

多bit信号跨时钟域处理

多bit信号（如数据总线）不能简单打拍，因为不同bit的走线延迟不同，可能导致目的时钟域采样到错误的“中间值”。以下是几种可靠方案：

• 异步FIFO：这是处理多bit数据流最通用、最推荐的方法。它使用双端口RAM，在写时钟域存入数据，在读时钟域读出。其核心是格雷码（Gray Code） 指针，因格雷码每次递增仅1bit变化，保证了跨时钟域同步指针时的安全性。实际工程中，强烈建议直接使用厂商提供的FIFO IP核。

• 握手协议 (Handshake)：适用于数据量小、速率低的场景。通过“请求-应答”信号确保数据稳定传输：
  1. 源域将数据准备好并保持稳定，然后拉高请求信号(req)。
  2. 目的域同步req后，锁存数据，并拉高应答信号(ack)。
  3. 源域同步ack后，撤销req，准备下一个数据。
  4. 目的域同步到req撤销后，也撤销ack，完成一次握手。 req和ack本身是单bit控制信号，需用两级同步器处理。
• 其它方法：
  • MUX同步器：当数据带有一个有效的使能信号时，可将使能信号同步到目标时钟域，并用它来控制目标端寄存器对数据的采样。
  • 异步双口RAM：原理与异步FIFO类似，常用于数据缓存。
  • 格雷码：仅适用于传输连续变化、有编码规律的值（如计数器）。

总结与建议

简而言之，处理跨时钟域问题时，根据信号类型和场景选择合适的方法，并辅以正确的代码风格和时序约束，是确保设计可靠性的关键。